摘要：新闻3：SK海力士考虑采用台积电3nm工艺，生产HBM4E的基础裸片上个月三星宣布量产HBM4，结合了4nm的基础裸片（Base Die）和1cnm（第六代10nm级别）工艺制造的DRAM芯片，从量产初期就实现了稳定的良品率和行业领先性能，确保了三星在早期HBM4市场的领导地位。其实台积电在去年12月就公布了自己的定制HBM4E设计，名为“C-HBM4E”，基础裸片就是采用3nm，准确来说是基于该制程节点的N3P。据传，SK海力士考虑使用台积电3nm进行生产，台积电3nm对比三星2nm有没有优势先不说，但人家三星是自己的生产线啊，成本显然是低得多，产能和供应也稳定，如果真的这样卷起来，三星的成本优势将进一步扩大，其他两家还真不一定能卷得过三星……
去年JEDEC固态存储协会宣布，发布备受期待的高带宽内存（HBM）DRAM新标准：HBM4。其支持4层、8层、12层和16层DRAM堆栈配置，芯片容量为24Gb或32Gb，单个堆栈最大容量可达64GB。在制定新标准的时候，其中一项讨论便是HBM4的高度，从过去最高720微米的限制，放宽至775微米，以适配12层及16层堆叠。
据TrendForce报道，考虑到HBM4E和HBM5等后续HBM迭代产品将引入20层堆叠，JEDEC固态存储协会和各大存储器制造商进行了讨论，或许会进一步放宽高度限制，提高至825至900微米。
JEDEC固态存储协会通常会在产品商业化前约一年半左右确定关键规格，随着HBM4E量产时间临近，促使了这次关于高度的讨论。从历史上看，半导体行业一直对HBM的高度有着严格的限制，最近积极考虑放宽这些标准来适应HBM的发展需求，主要原因有两个：一是20层堆叠让DRAM变得更为紧密，制造变得更加困难；二是封装技术的影响，这点与台积电相关，未来系统级芯片的厚度高于775微米，HBM需要放宽高度限制来适配。
有关放宽HBM高度标准的讨论背后的另一个因素是涉及键合技术，在制造HBM方面发挥着关键作用。随着堆叠层数的增加，需要缩小芯片之间的间隙，业界普遍认为需要引入混合键合技术来做到这一点，以满足更多堆叠层数的HBM生产需要。
对于HBM制造商来说，目前混合键合技术仍然具有挑战性。之前由于HBM4高度放宽，让SK海力士有条件在现有键合技术中实现16层堆叠，无需转向新的混合键合技术，从而降低了成本和制造难度。三星是对混合键合技术最为积极的HBM厂商，预计最早会在部分16层堆叠的HBM4E产品中采用混合键合技术。
随着HBM内存也开始引入堆叠技术，原本规则中的封装高度要求已经开始难以满足了。而现在，JEDEC固态存储协会似乎也顺应着技术发展的需求，选择了放宽此标准。其实这并不是封装尺寸的第一次放宽要求，在HBM4的时候就已经有过一次了，所以才造就了16层堆叠的HBM4内存，不知道进一步放宽后的HBM4E会做到什么级别呢？
上个月，三星宣布量产HBM4。其结合了4nm基础裸片（Base Die），并搭配1cnm（第六代10nm级别）工艺制造DRAM芯片，从量产初期就实现了稳定的良品率和行业领先性能，无需额外重新设计，确保了三星在早期HBM4市场的领导地位。在经历了HBM3和HBM3E开发和量产瓶颈后，三星终于在HBM4看到了赶上领头羊SK海力士的希望。同时三星并没有放慢速度，已经开始在下一代HBM4E上发力。
据Business Korea报道，4nm基础裸片搭配1cnm DRAM芯片让三星尝到了甜头，使其远远领先于SK海力士用台积电5/12nm基础裸片搭配1bnm DRAM芯片的组合。三星计划在HBM4E采用2nm工艺制造基础裸片，提高能效、散热管理和面积利用率，进一步扩大竞争优势。
目前行业其他主要参与者逐渐把重点放在了定制型HBM4E上，将其视为下一个竞争焦点。台积电打算采用3nm工艺制造下一代基础裸片，而三星主动将基础裸片提升至2nm工艺，以保持领先。随着定制HBM时代的到来，三星在HBM领域的竞争优势似乎变得更加明显。
三星自身拥有代工厂，比起要寻求台积电帮助的SK海力士和美光，预计会从内部生产中获得潜在的成本优势，而且产能分配上也更为灵活。正是由于基础裸片转换到代工厂将对HBM产品带来成本压力，美光推迟到HBM4E才转成台积电，目前在HBM4已经遇到一些困难。
三星在HBM4这一代终于是扬眉吐气了，是最早量产也是最早为NVIDIA供货的厂商。为了在即将到来的HBM4E上继续取得优势，三星真的很激进了，选择使用自家最先进的制程工艺—2nm工艺来生产基础裸片。三星这样做算是开始内卷了，此前存储产品在制程工艺上一直是进步缓慢的，这次也是非常难得，这同时也引动了另一家厂商的动作。
上个月三星宣布量产HBM4，结合了4nm的基础裸片（Base Die）和1cnm（第六代10nm级别）工艺制造的DRAM芯片，从量产初期就实现了稳定的良品率和行业领先性能，确保了三星在早期HBM4市场的领导地位。虽然三星在HBM4上很激进，但是到了下一代HBM4E似乎变得有所保留。最近三星已确认，HBM4E的基础裸片仍然采用4nm，并非外界盛传的2nm，要等到HBM5才会升级制造工艺。
据TrendForce报道，目前SK海力士采用了成熟的1β (b) nm（第五代10nm级别）工艺来制造HBM4所需要的DRAM芯片，最大程度地降低了量产过程中的风险。至于HBM4的基础裸片，虽然台积电提供了5nm和12nm可选，但是主要仍然以后者为主，这也导致了SK海力士在与三星的竞争中有些吃亏。
随着HBM4E更大规模的定制化，SK海力士打算升级制造工艺，基础裸片将采用台积电的3nm，同时DRAM芯片也迭代至1cnm，与三星处于同一水平。其实台积电在去年12月就公布了自己的定制HBM4E设计，名为“C-HBM4E”，基础裸片就是采用3nm，准确来说是基于该制程节点的N3P。
按照台积电的说法，C-HBM4E的基础裸片工作电压将进一步降低，从HBM4基础裸片的0.8V降至0.75V，不仅有助于减少整体系统功耗，也为未来更大规模的AI集群部署提供了更优的热管理条件。相比于HBM3E，预计C-HBM4E基础裸片的能效是其2倍。
考虑到台积电已经有这方面的考虑，SK海力士在自己的HBM4E基础裸片上选择3nm并不是什么问题。
虽然不确定是否有关联，但SK海力士也确实在考虑使用更先进制程工艺来生产HBM4E的基础裸片。据传，SK海力士考虑使用台积电3nm进行生产，台积电3nm对比三星2nm有没有优势先不说，但人家三星是自己的生产线啊，成本显然是低得多，产能和供应也稳定，如果真的这样卷起来，三星的成本优势将进一步扩大，其他两家还真不一定能卷得过三星……
暂无回复，快来抢沙发吧！
本次需消耗银元：
100
当前账户余额: 0 银元
新闻一：下一代HBM4E高度或放宽，20层堆叠在825至900微米，将减缓混合键合技术发展
去年JEDEC固态存储协会宣布，发布备受期待的高带宽内存（HBM）DRAM新标准：HBM4。其支持4层、8层、12层和16层DRAM堆栈配置，芯片容量为24Gb或32Gb，单个堆栈最大容量可达64GB。在制定新标准的时候，其中一项讨论便是HBM4的高度，从过去最高720微米的限制，放宽至775微米，以适配12层及16层堆叠。
据TrendForce报道，考虑到HBM4E和HBM5等后续HBM迭代产品将引入20层堆叠，JEDEC固态存储协会和各大存储器制造商进行了讨论，或许会进一步放宽高度限制，提高至825至900微米。
JEDEC固态存储协会通常会在产品商业化前约一年半左右确定关键规格，随着HBM4E量产时间临近，促使了这次关于高度的讨论。从历史上看，半导体行业一直对HBM的高度有着严格的限制，最近积极考虑放宽这些标准来适应HBM的发展需求，主要原因有两个：一是20层堆叠让DRAM变得更为紧密，制造变得更加困难；二是封装技术的影响，这点与台积电相关，未来系统级芯片的厚度高于775微米，HBM需要放宽高度限制来适配。
有关放宽HBM高度标准的讨论背后的另一个因素是涉及键合技术，在制造HBM方面发挥着关键作用。随着堆叠层数的增加，需要缩小芯片之间的间隙，业界普遍认为需要引入混合键合技术来做到这一点，以满足更多堆叠层数的HBM生产需要。
对于HBM制造商来说，目前混合键合技术仍然具有挑战性。之前由于HBM4高度放宽，让SK海力士有条件在现有键合技术中实现16层堆叠，无需转向新的混合键合技术，从而降低了成本和制造难度。三星是对混合键合技术最为积极的HBM厂商，预计最早会在部分16层堆叠的HBM4E产品中采用混合键合技术。
随着HBM内存也开始引入堆叠技术，原本规则中的封装高度要求已经开始难以满足了。而现在，JEDEC固态存储协会似乎也顺应着技术发展的需求，选择了放宽此标准。其实这并不是封装尺寸的第一次放宽要求，在HBM4的时候就已经有过一次了，所以才造就了16层堆叠的HBM4内存，不知道进一步放宽后的HBM4E会做到什么级别呢？
新闻2：三星推进HBM4E开发，基础裸片计划采用2nm工艺
上个月，三星宣布量产HBM4。其结合了4nm基础裸片（Base Die），并搭配1cnm（第六代10nm级别）工艺制造DRAM芯片，从量产初期就实现了稳定的良品率和行业领先性能，无需额外重新设计，确保了三星在早期HBM4市场的领导地位。在经历了HBM3和HBM3E开发和量产瓶颈后，三星终于在HBM4看到了赶上领头羊SK海力士的希望。同时三星并没有放慢速度，已经开始在下一代HBM4E上发力。
据Business Korea报道，4nm基础裸片搭配1cnm DRAM芯片让三星尝到了甜头，使其远远领先于SK海力士用台积电5/12nm基础裸片搭配1bnm DRAM芯片的组合。三星计划在HBM4E采用2nm工艺制造基础裸片，提高能效、散热管理和面积利用率，进一步扩大竞争优势。
目前行业其他主要参与者逐渐把重点放在了定制型HBM4E上，将其视为下一个竞争焦点。台积电打算采用3nm工艺制造下一代基础裸片，而三星主动将基础裸片提升至2nm工艺，以保持领先。随着定制HBM时代的到来，三星在HBM领域的竞争优势似乎变得更加明显。
三星自身拥有代工厂，比起要寻求台积电帮助的SK海力士和美光，预计会从内部生产中获得潜在的成本优势，而且产能分配上也更为灵活。正是由于基础裸片转换到代工厂将对HBM产品带来成本压力，美光推迟到HBM4E才转成台积电，目前在HBM4已经遇到一些困难。
三星在HBM4这一代终于是扬眉吐气了，是最早量产也是最早为NVIDIA供货的厂商。为了在即将到来的HBM4E上继续取得优势，三星真的很激进了，选择使用自家最先进的制程工艺—2nm工艺来生产基础裸片。三星这样做算是开始内卷了，此前存储产品在制程工艺上一直是进步缓慢的，这次也是非常难得，这同时也引动了另一家厂商的动作。
新闻3：SK海力士考虑采用台积电3nm工艺，生产HBM4E的基础裸片
上个月三星宣布量产HBM4，结合了4nm的基础裸片（Base Die）和1cnm（第六代10nm级别）工艺制造的DRAM芯片，从量产初期就实现了稳定的良品率和行业领先性能，确保了三星在早期HBM4市场的领导地位。虽然三星在HBM4上很激进，但是到了下一代HBM4E似乎变得有所保留。最近三星已确认，HBM4E的基础裸片仍然采用4nm，并非外界盛传的2nm，要等到HBM5才会升级制造工艺。
据TrendForce报道，目前SK海力士采用了成熟的1β (b) nm（第五代10nm级别）工艺来制造HBM4所需要的DRAM芯片，最大程度地降低了量产过程中的风险。至于HBM4的基础裸片，虽然台积电提供了5nm和12nm可选，但是主要仍然以后者为主，这也导致了SK海力士在与三星的竞争中有些吃亏。
随着HBM4E更大规模的定制化，SK海力士打算升级制造工艺，基础裸片将采用台积电的3nm，同时DRAM芯片也迭代至1cnm，与三星处于同一水平。其实台积电在去年12月就公布了自己的定制HBM4E设计，名为“C-HBM4E”，基础裸片就是采用3nm，准确来说是基于该制程节点的N3P。
按照台积电的说法，C-HBM4E的基础裸片工作电压将进一步降低，从HBM4基础裸片的0.8V降至0.75V，不仅有助于减少整体系统功耗，也为未来更大规模的AI集群部署提供了更优的热管理条件。相比于HBM3E，预计C-HBM4E基础裸片的能效是其2倍。
考虑到台积电已经有这方面的考虑，SK海力士在自己的HBM4E基础裸片上选择3nm并不是什么问题。
虽然不确定是否有关联，但SK海力士也确实在考虑使用更先进制程工艺来生产HBM4E的基础裸片。据传，SK海力士考虑使用台积电3nm进行生产，台积电3nm对比三星2nm有没有优势先不说，但人家三星是自己的生产线啊，成本显然是低得多，产能和供应也稳定，如果真的这样卷起来，三星的成本优势将进一步扩大，其他两家还真不一定能卷得过三星……